5.3 FPGA设计

　　系统采用Verilog HDL语言，在QuartusII软件下对FPGA进行逻辑电路的描述编程，可灵活实现系统所需电路和控制模块。

　　5.3.1 触发模块

　　单片机先向FPGA模块写入设置的触发电压，FPGA内部相比较后，当采样值大于该触发电压时，则产生一次触发。图4为触发模块。

　　5.3.2 程控放大控制模块

　　单片机首先以100 mv/div的档位对信号采样，通过比较与该信号最近的模拟开关的通道号，然后写入控制字，产生相应通道号，实现垂直分辨率的调整。

　　5.3.3 波形存储控制模块

　　该模块为RAM模块的写地址累加器，可控制波形的存储。H_sering为单次和多次触发控制引脚，当为高电平时，单次触发，停止向RAM写入数据，所显示波形为存储波形;为低电平时，多次触发，当检测到一次触发时，即向RAM写一次数据，共l K个点，并在写操作时屏蔽触发。写地址先写奇地址，存入通道一采样后的波形数据，后写偶地址，存入通道二采样后的波形数据。如果连续多次检测不到触发时，向RAM中写入全0，显示一条直线，即实现自动捕捉功能。波形存储控制模块如图5所示。