在时域中，峰值周期性地出现在图3所示的钳位脉冲频率上。在频率域中，峰值出现在FFT上的15.6kHz频率处(频率轴的低端)。当模拟输入引脚上的DC压差为0.5V(AIN+为1V，而AIN–为0.5V)时，15.6kHz频率时的峰值为–67dBFS，这是FFT中最大的峰值(请参见图4)。该峰值要比FFT上的任何谐波都要高许多，并且有利于实现较低值的无杂散动态范围(SFDR)。当压差为0V(AIN+和AIN–均为1V)时，相同频率时的峰值为–82dBFS，提高了15-dB(请参见图5)。该峰值不但低于二阶和三阶谐波，而且还低于总谐波失真(THD)。

　　图4和图5显示：随着AIN+和AIN–之间的DC压差增加到一定的水平，如果输入模拟信号小，SFDR则会下降并且会变得比THD更为糟糕。如果Clampout处的去耦电容C3(请参见图2)不够大的话，尤为如此。在这些测试结果的基础上，我们利用Clampout处不同的去耦电容进行了进一步的测试。由于一个–21dBFS(低于THS10412V满量程输入21dB)模拟输入振幅、一个0.4μF的C3值以及AIN+和AIN–之间一个0.5V的DC压差，SFDR比THD要低大约16dB。在相同C3值的情况下，当AIN+和AIN–之间的DC压差降至0V时SFDR要比THD低3dB。如果C3被增加至1.4μF，那么包括SFDR、THD以及信噪比(SNR)在内的整体AC性能就会大大提高。因此，当AIN+和AIN–之间的DC压差为0V时SFDR要比THD高大约5dB，且当AIN+和AIN–之间的DC压差为0.5V时SFDR要比THD低大约6dB。该测试数据如表5所示。

　　该测试数据显示：AIN+和AIN–之间的DC压差不仅可导致模拟输入端的一个峰值，而且还会导致过早的输出饱和，从而降低最大的模拟输入振幅。例如，当AIN+和AIN–之间的DC压差为0.5V时(AIN+为1V)，最大模拟输入振幅就必须要低于满量程20dB以避免输出饱和。当AIN+和AIN–之间的DC压差为0.3V时(AIN+为1V)，最大模拟输入振幅就要低于满量程3.5dB。因此AIN+端和AIN–端的DC电压应相同以保持最佳的AC性能和规定的最大输入振幅。

　　该测试数据还显示：随着最大模拟输入振幅的降低，THS1041似乎可以容许在AIN+和AIN–之间有一个小的DC压差以保持规定的AC性能(请参见表6)。在此测试中，模拟输入正弦波为2.2MHz(1.4V峰至峰)，低于THS1041满量程3.5dB。采样速率为40MHz，钳位脉冲为16kHz(6%占空比)，模拟输入端的DC压差为0.3V(AIN+为1V，AIN–为0.7V)。因此，AC性能仍符合规范的要求——SNR为59dBFS，SFDR为70dBc以及THD为64dBc。

　　测试设置条件

　　该AC性能测试是基于THS1041EVM板得出的，EVM原理图请参见参考书目2。EVM的基本SE结构与图2中的基本SE结构相类似——C2为0.6μF，C3为1.4μF，AIN–端的DC源与一个3.3-V电源断开。在EVM板上，对于SE输入端而言，T1(变压器)的引脚1是开放的，且J2为模拟输入。引脚1～2的跳线在W1和W2处为开启状态，引脚1～2的跳线在SJP6处为关闭状态，且引脚1～2的跳线在SJP2和SJP1处为开启状态。

　　结论

　　为了保持THS1041最大的输入范围和最佳的AC性能，施加到模拟输入端AIN+和AIN-的共模电压应满足产品说明书中的要求，且施加到AIN-的DC电压应与具有一个SE输入结构的AIN+的DC电压相等。当钳位功能处于开启状态且有一个脉冲信号被施加到Clamp时，在AIN+和AIN–端施加不同的DC电压会导致在模拟输入端出现一个峰值。模拟输入端AIN+和AIN-之间的DC压差越大，峰值就越大。如果钳位脉冲的占空比下降，峰值也会变得更大。这是因为AIN+和AIN–的外部电压源被断开时，二者的DC电压均向着对方彼此相互漂移。因此，ADC采样与保持电路的采样电容之间就会在保持阶段发生内部充电或放电。AIN+和AIN–之间的DC电压差还会引起过早的输出饱和并降低最大模拟输出振幅，因此该压差必须要有一个极限。增加Clampout处的去耦电容将最小化峰值，提高模拟输入端的DC压差容限并提高THS1041的整体AC性能。这一结论是基于THS1041基准测试得出的。对其他高速ADC而言，本文中的观察与测试方法也是非常有用的。