DAC的同步问题有两个方面：

　　DAC的锁存时钟之间的相对相位必须被检测。

　　DAC之间的相对相位必须被调整直到DAC被合适地定相。

　　检测DAC之间的相位误差可以通过检测两个DAC之间的数据时钟输出的相位误差来实现。相位检测器可以像一个异或门一样简单，也可以像相频检测器一样复杂。

　　可以通过操作一个或更多个DAC的时钟来实现两个DAC之间的相位调整，直到DAC数据时钟输出的相对相位为零。另外一种方法可以测量数据时钟之间的DAC延迟周期数和相应的延迟数据。下面的段落讲述了I/Q配置中的这两种方法。

　　通过“吞”脉冲实现DAC相位调整

　　如果DAC使用方波(比如ECL)时钟，两个DAC之间的同步可以用图4所示的简单的高速逻辑电路来实现。为了简单明了，该原理图中的逻辑配置只能实现单端功能。但是实际应用中会使用差分逻辑如ECL来实现高速和低噪声性能。

　　图4. 实现DAC同步的简单的高速逻辑电路

　　MUX-DAC1时钟路径上与门(G1)的插入允许对MUX-DAC1的时钟进行操作。MUX-DAC2的时钟路径上插入与门(G2)用于延迟匹配。异或门(G3)起相位检测的作用。当DATACLK1和DATACLK2的输出不同时G3输出“1”。如果G3out = “1”，应该 “吞掉”MUX-DAC1的时钟脉冲，将DATACLK1的边沿移位一个CLK时钟周期。G3输出的上升沿(G3out)由FF1和G4组成的上升沿检测器(PED)来检测。如果检测到上升沿，PED输出“0”，持续一个时钟周期。在SPB应用于G1之前，FF2将这个信号重新定时，从而使MUX-DAC1的一个时钟脉冲被抑制。这就使DATACLK1延迟一个CLK时钟周期。经过若干个时钟周期后，DATACLK1的延迟与DATACLK2一致，如图5所示。使用这种方法时，触发器要在时钟的下降沿进行状态更新，以消除DAC时钟信号的毛刺，两个MUX-DAC的输入时序要相同。布线时要考虑延迟以确保满足两个触发器的建立和保持时间的要求，且在时钟为低时将SPB信号的脉冲应用于G1。否则，时钟信号可能会产生毛刺。同时建议使用无噪声电源为时钟同步电路供电，将抖动的引入减到最小。

　　图5. 所示逻辑电路操作的时序图