在较低的时钟速度，100MHz以下，采用通用I/O和逻辑的FPGA实现DDR存储器接口很容易。然而在较高的频率下，要求FPGA有专有电路，能可靠地与DDR存储器接口。这些专有电路包含特别的布线和用于DQS选通的基于DLL的相移，DQ数据有效电路通知存储器读猝发的起始。当DQS选通退出和再次进入三态时，前同步和后同步检测器正确地处理DQS的选通，片上终端电路提供最大的信号完整性。不是所有的FPGA都有这些专有电路，实现高速DDR存储器的接口成本和复杂性变化相当大，这取决于FPGA系列的规范。

　　存储器读周期时，存储器驱动边沿对齐的DQ数据和DQS选通信号。允许FPGA用选通信号获取数据，选通信号必须准确地相对数据相移90度，然后同时捕获所有的数据位。因为DQS选通信号不是自由选择路径的信号，FPGA里可以使用主从DLL方法，主DLL锁存至系统时钟，然后控制将选通信号精确地相移90度的从延时线。

　　信号从FPGA到存储器再返回FPGA，电路板上的延时通常是未知的，且随着温度和电压而变化。因此，从发出一个存储器读命令到有效的数据到达FPGA的时间是不确定的。FPGA里的DQ数据有效电路可以用来监控DQS选通和发出读脉冲开始信号，启动有效数据。通常这要求一些检测手段，在读脉冲前同步开始时检测选通信号从三态到激活的变化。

　　因为DDR存储器使用SSTL和HSTL的电气接口，它们并行地终止到一半电压，所以处于三态的信号总是浮动到输入缓冲器的域值电压。这会导致DQ数据和DQS选通信号的寄生振荡，除非有专门的电路来阻止这种行为。FPGA含有双域值输入缓冲器和最小脉冲宽度检测器，用来阻止读前同步之前和读后同步之后的DQS选通振荡。

　　DDR SRAM和SDRAM器件用于各种单端和差分SSTL和HSTL电气信号的组合。这些存储器的时钟输入是差分的，因此FPGA输出驱动器必须使正负信号间的偏斜最小。同样，为了确保在存储器接口上最大的信号完整性，具有的串行和并行终结能力的FPGA应该用来驱动和接受构成接口的各种信号。

　　当前新一代的DDR存储器系统使用静态并行终结，或者在电路板上或者在存储器控制器芯片内。为了达到较高的速度，同时在相同的时间减少系统终端功耗，在存储器和控制器里，新一代DDR2使用可开关的并行终端，以及控制输出阻抗驱动器。针对DDR2应用的FPGA包括这些功能。

　　对于输出部分，FPGA通过LVDS或者新出现的RSDS标准实现图像处理与屏驱动电路的接口。LVDS和RSDS是低噪声、低功耗、低振幅差分信号，用于在铜线上发送高速、每秒吉比特的数据传输信号。RSDS有着比标准LVDS更低的电压摆幅和输出驱动电流，以致有较低的EMI和功耗，如表1所示。

　　本文小结

　　选择支持诸如LVDS和RSDS的FPGA就能把屏驱动电路放入FPGA。此外，系统设计者期望FPGA制造商提供知识产权核和容易使用的设计工具，以便进一步降低成本和加速产品上市时间。LatticeECP-DSP FPGA系列支持多种需求，包括RSDS、LVDS、DDR和DSP，而且可编程逻辑可支持多种显示标准和格式。另外，由于支持多种DSP知识产权核与Matlab Simulink，也使得设计更加便利。