引　言

　　目前,FPGA 器件已经成为快速实现数字逻辑的媒介,其主要优点在于可大大缩短产品研制周期,降低开发成本。FPGA 主要由三大部分组成:可编程逻辑单元CLB (Configurable Logic Block) 、布线资源( Interconnection Resource) 和可编程I/ O ( I/ OBlock) 。布线资源是FPGA 中非常重要的一部分,原因在于布线资源占用了FPGA 约70 %～ 80 %的芯片面积和约50 %～60 %的信号时延,因此,布线资源设计的好坏直接影响到FPGA 芯片的性能。

　　本文针对基于LU T 的FPGA , 其互连资源主要由三部分组成:连线通道( t rack) ,连线连接盒CB(connection box) 和连线开关盒SB ( switch box) 。CLB 的I/ O 通过CB 连入CLB 周围行(x) 、列(y) 分布的布线通道中,其中,x 、y 方向走线交叉处由连线开关盒SB ( switch box) 决定x 、y 方向走线是否可以连通。在CB 和SB 中,交叉点的连接与否由可编程MOS 管的导通与截止来实现。较多的编程管对提高布通率有利,但通常并不需要每一个交叉点均设置编程管,因为编程管及控制其通与断的SRAM 要占用相当多的芯片面积。CB 和SB 的设计应根据芯片的物理结构求得布通率和芯片面积的最佳平衡。

　　CB 和SB 的连通方式有多种类型,其中较为经典的有Xilinx 公司XC4000 系列器件所采用的全连通结构CB 和disjoint 结构SB,如图1 所示。全连通CB 结构中,假设x 和y 方向布线通道中均有W 条连线资源,那么,CLB 的每个I/ O 与这W 条连线都相连接( I/ O 与连线交叉点上的斜线表示该处设有可编程开关管) 。disjoint 结构SB 中,送入SB的编号为I 的连线只能与其他三个方向上编号同样为I 的连线相连接(每个编程点都有6 个开关管来实现这种连接) 。这种CB 和SB 的结构在对称式FPGA 器件(布线通道中连线的长度都只跨越1 个CLB) 中取得了良好的布线结果。

　　为了降低FPGA 器件中信号的时延,处理更大的逻辑电路。近期FPGA 研究的热点集中在层次式(hierarchical) 结构上。研究表明,更大规模的可编程逻辑单元,以及连线长度大于1 (连线长度跨越1 个以上CLB) 的FPGA 有着更高的面积利用率和更好的信号时延特性。在前期的工作中,我们设计了一个具有层次式布线资源的FPGA 芯片FDP-100 K。FDP-100 K中可分割长线的长度为4 ,即这些连线都是跨越4 个CLB 后才断开的。这意味着绝大多数连线送入SB 时,其自身( x 方向或y方向) 都是连通的。针对FDP100 K 层次式互连资源中长度大于1 的的可分割长线,为了提高芯片的布线布通率,减小芯片面积,我们提出了一种适用于层次式布线资源的CB 和SB 结构设计方法。